Двухканальные 14-битные радиочастотные ЦАП DAC38RFXX, с частотой дискретизации 6/9GSPS, интерфейсом JESD204B и встроенным синтезатором на основе ФАПЧ для GSM-приложений

Опубликовано в номере:
PDF версия
В статье описаны высокочастотные ЦАП семейства DAC38RFxx компании Texas Instruments, пригодные для использования в передатчиках базовых станций сотовой связи. В состав микросхем входят двухканальные повышающие преобразователи частоты, что позволяет подавать на их вход сигнал промежуточной частоты в стандартном формате IQ. Перестраиваемые цифровые фильтры, блоки автоматической регулировки усиления, усилители мощности и симметрирующие широкополосные выходные трансформаторы обеспечивают высокое качество радиочастотного сигнала.

Микросхемы DAC38RFxx — это семейство высокопроизводительных 2-канальных 14-битных радиочастотных цифро-аналоговых преобразователей (ЦАП) с частотой дискретизации 9,0 ГГц (DAC38RF86, DAC38RF96) или 6,2 ГГц (DAC38RF87, DAC38RF97), способных синтезировать широкополосные сигналы в полосе частот 0…4,5 ГГц (DAC38RF86/96) или 0…3ГГц (DAC38RF87/97). Спектральные характеристики выходного сигнала для микросхем семейства DAC38RFxx приведены в таблице 1.

Заказать образцы
Заказать образцы

DAC38RF

Таблица 1. Спектральные характеристики выходного сигнала ЦАП DAC38RFxx

Большой динамический диапазон позволяет использовать микросхемы семейства DAC38RFxx в широком классе приложений, таких как системы беспроводной связи GSM/3G (WCDMA)/4G (OFDM) и оборудование для их тестирования, широкополосные функциональные генераторы, SDR-радиостанции, радиолокаторы и системы спутниковой связи (SATCOM).

Микросхемы снабжены экономичным интерфейсом JESD204B, имеющим до 8 двунаправленных дифференциальных линий обмена данными (lane) с максимальной скоростью передачи до 12,5 Гбит/с, что позволяет получить скорость преобразования до 1,25 X 109 отсчётов/с (GSPS) на канал. Каждый из каналов DAC38RFxx содержит два повышающих цифровых преобразователя частоты, с различными вариантами интерполяции. Для поддержки многодиапазонных операций служит цифровой квадратурный модулятор и независимые генераторы с цифровым управлением частотой (NCO). Для упрощения системы тактирования в ЦАП встроен GSM-совместимый ГУН с ФАПЧ (PLL/VCO) с низким уровнем фазового шума, что позволяет использовать низкочастотные тактовые генераторы.

Сравнение ЦАП DAC38RFxx

Таблица 2. Сравнение ЦАП DAC38RFxx

Блок-схема ЦАП DAC38RF86, DAC38RF87 приведена на рисунке 1, а ЦАП DAC38RF96, DAC38RF97 — на рисунке 2.

Функциональные особенности

Далее рассмотрены функциональные особенности микросхем семейства DAC38RFxx.

Входы SerDes

Каждый из дифференциальных входов RX [0..7]+/– микросхем DAC38RFxx имеет внутренний подтягивающий к общей шине резистор сопротивлением 50 Ом (рис. 3).

дифференциальный вход

Рис. 3. Согласование дифференциальных входов с линией

В общем случае согласование осуществляется путем подключения конденсатора емкостью 50 пФ между входом и общей шиной (GND). Тип согласования для дифференциального сигнала можно выбирать в зависимости от требований приложения посредством поля TERM регистра SRDS_CFG2.

Выборка входных данных осуществляется дифференциальным усилителем, использующим восстановленный с помощью специального алгоритма сигнал тактирования. Полярность RX+ и RX– для дифференциальной пары можно инвертировать установкой в «1» соответствующего бита INVPAIR регистра SRDS_POL. Это потенциально может упростить топологию печатной платы и улучшить целостность сигнала, предотвращая необходимость перекрещивания дорожек на печатной плате.

Из-за неидеальности дифференциального усилителя по каналам RX+ и RX– в пороге переключения присутствует смещение. ЦАП DAC38RFxx содержит схему обнаружения и коррекции этого смещения. Функция включается установкой бита ENOC регистра SRDS_CFG1 в «1». Предполагается, что большинство пользователей будут использовать эту функцию. В процессе компенсации поле LOOPBACK регистра SRDS_CFG1 необходимо устанавливать в «00».

Пропускная способность SerDes

ЦАП DAC38RFxx имеет 8 конфигурируемых линий JESD204B с максимальной скоростью обмена для каждой SerDes-пары 12,5 Гбит/с. Поскольку первичная рабочая частота SerDes определяется частотой тактирования и множителем ФАПЧ (PLL), имеется ограничение на нижнюю частоту, поддерживаемую SerDes. Для поддержки низкоскоростных приложений каждый приемник должен конфигурироваться для работы на 1/2, 1/4 или 1/8 от полной частоты тактирования посредством поля RATE регистра SRDS_CFG2.

Синтезатор частоты с ФАПЧ (PLL) для SerDes

ЦАП DAC38RFxx имеет два встроенных синтезатора с ФАПЧ (PLL): один обеспечивает тактирование ЦАП; второй обеспечивает тактирование интерфейса SerDes. Опорная частота для SerDes PLL может лежать в диапазоне 100…800 МГц (оптимальное значение 300–800 МГц). Опорная частота от DACCLK делится на значение, записанное в поле SerDes_REFCLK_DIV регистра SRDS_CLK_CFG. Как показано на рисунке 4, поле SerDes_CLK_SEL регистра SRDS_CLK_CFG задает, будет ли в качестве источника опорной частоты для SerDes PLL использоваться вход DACCLK или выход DAC PLL. Если используется вход DACCLK, то для уменьшения частоты DACCLK должен использоваться предварительный делитель, заданный полем SerDes_REFCLK_PREDIV регистра SRDS_CLK_CFG.

 SerDes PLL

Рис. 4. Опорная частота для SerDes PLL

При нормальной работе частота генерации синтезатора с ФАПЧ (PLL) в 4…25 выше частоты опорного сигнала тактирования, в соответствии с множителем, задаваемым полем MPY регистра SRDS_PLL_CFG. Перед выбором значений множителя и опорной частоты необходимо определить выходную частоту для ФАПЧ. Соотношение между выходной частотой ФАПЧ (PLL) и скоростью обмена по дифференциальным парам задается полем RATE регистра SRDS_CFG2. Имея вычисленную выходную частоту ФАПЧ (PLL), необходимое значение опорной частоты может быть определено путем деления значения этой частоты на множитель MPY.

Широкий диапазон значений множителя совместно с различными режимами работы позволяет достичь заданной скорости обмена по дифференциальным парам (line rate) при множестве различных значений опорной частоты. Предпочтительной является комбинация с максимальным значением опорной частоты.

Значение частоты ГУН (VCO) системы ФАПЧ (PLL) SerDes должно находиться в диапазоне частот 1,5625…3,125 ГГц. В зависимости от рабочей частоты ГУН (VCO) необходима подстройка полосы фильтра обратной связи (loop filter). Если выходная частота ФАПЧ (PLL) ниже 2,17 ГГц, то бит VRANGE регистра SRDS_PLL_CFG должен быть установлен в «1».

Для большинства систем, в которых опорная частота тактирования заводится в микросхему через входной буфер  с низким фазовым шумом (jitter), подходит и рекомендована ширина полосы пропускания петли обратной связи системы ФАПЧ, примерно равная 8…30 МГц. Для систем, в которых опорная частота тактирования заводится через входной буфер с низким фазовым шумом (jitter), но имеет низкое качество, для лучшей фильтрации полоса пропускания выбирается меньше 8 МГц. Для систем, в которых опорная частота тактирования очищается основанной на LC-контуре системой с ФАПЧ с ультранизким значением фазового шума (jitter), в большинстве случаев ширина полосы пропускания петли обратной связи может быть до 60 МГц. Следует отметить, что ультравысокая ширина полосы пропускания не рекомендуется для коэффициента умножения системы ФАПЧ (PLL) меньшего, чем 8.

Свободный выход тактового генератора доступен, если бит ENDIVCLK регистра SRDS_PLL_CFG установлен в «1». При работе с фиксированным коэффициентом деления выходной частоты ФАПЧ, равным 80, может быть выведен сигнал ALARM установкой поля DTEST регистра DTEST в «0001» (для дифференциальных пар 0–3) или «0010» (для дифференциальных пар 4–7).

Система адаптивной коррекции интерфейса SerDes

Все каналы DAC38RFxx содержат системы адаптивной коррекции (equalizer), которые могут компенсировать вносимые каналом потери путем ослабления низкочастотных компонентов в соответствии с амплитудой высокочастотных компонентов, таким образом уменьшая интерференцию между отсчетами. На рисунке 5 показан частотный отклик корректирующей цепи (equalizer), который можно описать в терминах значения коэффициента усиления на низких частотах  и частоты, до которой коэффициент усиления остается неизменным (т. е. частоты «нуля»). Выше нулевой частоты коэффициент передачи растет со скоростью 6 дБ/октаву до тех пор, пока не достигнет значения коэффициента передачи на высоких частотах.

корректирующая цепь

Рис. 5. Частотный отклик корректирующей цепи

Систему адаптивной коррекции можно сконфигурировать посредством полей EQ и EQHLD in регистра SRDS_CFG1. После активации корректирующая логика приемника анализирует паттерны и время прохождения данных для того, чтобы определить, требуется ли увеличить или уменьшить низкочастотный коэффициент передачи. Логика принятия решения реализована в виде алгоритма голосования с относительно большим интервалом анализа. Большая постоянная времени уменьшает возможность неправильного принятия решения и позволяет корректирующей цепочке компенсировать относительно стабильный ответ канала. Время блокировки для системы адаптивной коррекции зависит от данных, поэтому для него невозможно задать применимое во всех случаях значение. Максимальное время блокировки будет составлять 6106, деленное на уровень активности CDR.

Дешифратор JESD204B (descrambler)

Дешифратор (descrambler) представляет собой 16-битный параллельный самосинхронизируемый дешифратор (descrambler), основанный на полиноме 1 + x14 + x15. В соответствии со спецификацией JESD204B процедура зашифрования/расшифрования (scrambling/descrambling) применяется только к пользовательским данным и не применяется при синхронизации групп кода или последовательности ILA. Каждый многоканальный цифровой повышающий преобразователь (multi-DUC) имеет отдельный дешифратор (descrambler), который можно активировать независимо от других дешифраторов. Дешифратор (descrambler) активируется установкой поля SCR в страничном регистре JESD_N_HD_SCR преобразователя (multi-DUC).

Сборка кадра JESD204B

Микросхема DAC38RFxx может быть запрограммирована для работы в режиме одиночного (single DAC) или сдвоенного (dual DAC) ЦАП, с отдельным блоком JESD RX, спроектированным для каждого ЦАП. Два блока JESD RX можно запрограммировать для работы в качестве двух отдельных каналов обмена данными (link) или в качестве единого канала.

Интерфейс SYNK

Интерфейс JESD204B микросхем DAC38RFxx имеет два дифференциальных выхода SYNK, которые называются SYNK0 и SYNK1. Они предназначены для поддержки двух каналов обмена данными. Кроме того, в качестве несимметричных (single-ended) выходов сигналов SYNK с уровнями КМОП (CMOS) могут быть использованы линии ввода/вывода общего назначения GPO0 и GPO1.

Каждый из дифференциальных, или КМОП (CMOS), выходов включается посредством 2-разрядного регистра (поля GPO0_SEL, GPO1_SEL, SYNC0B_SEL, SYNC1B_SEL регистра IO_CONFIG). При этом бит 0 управляет сигналом SYNK для multi-DUC1, а бит 1 управляет сигналом SYNK для multi-DUC2 SYNC. Если оба DUC-преобразователя активны, то сигналы SYNK объединяются по ИЛИ (OR).

Сигнал SYNK может удерживаться приемником на низком (low) уровне или для того, чтобы сделать запрос на синхронизацию, для того чтобы инициализировать/переинициализировать линию обмена данными, или для того чтобы сообщить передатчику об ошибке обмена данными. Запрос на синхронизацию должен иметь длительность как минимум в пять кадров плюс 9 октетов, с округлением до размера ближайшего количества кадров. Для сообщения об ошибке сигнал SYNK должен удерживаться в течение длительности ровно двух кадров. Передатчик интерпретирует любой спадающий фронт на своем входе SYNK как ошибку и любое удержание сигнала SYNK в течение четырех кадров или более как запрос на синхронизацию.

Конфигурация с одно- или двухканальным обменом данными

Интерфейс JESD204B микросхем DAC38RFxx можно сконфигурировать для работы в одно- или двухканальном режиме. Преимуществом двухканального режима, по одному каналу на каждый ЦАП, является то, что один из каналов можно переинициализировать без влияния на второй канал. При этом возможны три варианта конфигурации (таблица 3).

JESD204B

Таблица 3. Конфигурация режимов обмена данными

Синхронизация систем из нескольких микросхем ЦАП

В системах с множеством приемных антенн, в которых вычисляются корреляции между информацией из различных каналов, требуется, чтобы задержки в каналах были детерминированы и различные ЦАП были с высокой точностью синхронизированы таким образом, чтобы их выходной сигнал был выровнен по фазе. Для микросхем DAC38RFxx детерминированность задержки определяется использованием сигнала SYSREF (JESD204B Subclass 1).

Сигнал SYSREF генерируется тем же самым блоком тактирования, что и DACCLK. После ресинхронизации собственного тактового генератора (local multi-frame clock, LMFC) относительно SYSREF, ЦАП потребует ресинхронизацию канала обмена данными через интерфейс SYNC. Обработку сигнала на входе SYSREF можно разрешить или запретить через SPI-интерфейс.

Схема захвата сигнала SYSREF

Стандарт JESD204B для устройств Device Subclass 1 вводит сигнал SYSREF (рисунок 6), который можно использовать в качестве глобальной метки времени для выравнивания по фазе внутренних систем тактирования (local multi-frame clock, LMFC) и тактирования кадров данных в системах, состоящих из нескольких ЦАП.  Это позволяет обеспечить в системе детерминированную задержку и выровнять отсчеты данных для нескольких ЦАП одновременно. Сигнал SYSREF достигает этой цели, идентифицируя фронты сигнала тактирования для каждой микросхемы, которую затем можно использовать в качестве образцовой при синхронизации следующих микросхем. В частности, LMFC и сигнал тактирования кадров выравниваются по сигналу тактирования микросхемы, когда сигнал SYSREF переходит из «0» в «1». Сигнал SYSREF может быть периодическим, однократным или кусочно-периодическим («gapped» periodic), и его период должен быть кратным периоду сигнала тактирования, вырабатываемого LMFC.

SYSREF

Рис. 6. Синхросигнал SYSREF

При тактировании высокоскоростных устройств фазы сигналов SYSREF относительно сигнала тактирования устройства должны удовлетворять требованиям на время установки/фиксации (setup/hold time) для каждого индивидуального тактового генератора. Исторически это достигается путем контроля задержек в проводниках печатной платы и/или используя коммерческие системы распределенного тактирования, способные генерировать сигналы тактирования микросхем и сигналы SYSREF с программируемой задержкой и с возможностью разделения исходного сигнала SYSREF на множество сигналов SYSREF, каждый из которых имеет собственную задержку с тонкой подстройкой ее величины. Поскольку семейство DAC38RFxx поддерживает сигналы тактирования с частотой до 9 ГГц, схема захвата SYSREF включена в состав DAC38RFxx, что позволяет расслабиться в отношении установки и фиксации тактового сигнала.

Схема захвата сигнала SYSREF обеспечивает:

  • чувствительность к изменениям фазы сигнала SYSREF, обусловленным особенностями изготовления микросхем и их окружения в реальном устройстве;
  • нечувствительность к ошибкам захвата, обусловленным установкой/фиксацией/метастабильностью;
  • информацию о соотношении между фазами сигнала SYSREF и сигнала тактирования ЦАП внутри микросхемы;
  • программную компенсацию рассогласования сигналов по фазе, вызванных ошибками в топологии печатной платы.

Поддержка JESD204B Subclass 0

В микросхемах реализована функциональность для поддержки работы в режиме Subclass 0. Следует отметить, что программирование параметров конфигурации SUBCLASSV не оказывает функционального влияния на остальную логику. Запрограммированные для SUBCLASSV значения используются только при начальном выравнивании сигнала в дифференциальных парах (initial lane alignment, ILA).

Многодиапазонный повышающий преобразователь частоты (multi-DUC)

Выход каждого канала ЦАП в DAC38RFxx снабжен двухдиапазонным повышающим преобразователем частоты (dual band digital up-converter, DUC), который называется multi-DUC. На рисунке 7 показаны функции обработки сигналов каждого из двух multi-DUC. Оба тракта обработки сигнала являются идентичными и независимыми. Регистры с SPI-интерфейсом для multi-DUC имеют страничную адресацию, при этом страница 0 (page 0) поддерживает multi-DUC1, а страница 1 (page 1) поддерживает multi-DUC2. Регистр PAGE_SET используется для выбора страницы. Одновременно могут быть выбраны обе страницы, что позволяет одновременно программировать оба multi-DUC одними и теми же параметрами.

блок multi-DUC

Рис. 7. Блок-схема обработки сигнала в блоке multi-DUC микросхем DAC38RFxx

Каждый multi-DUC имеет два канала преобразования (DUC), называемых тракт AB и тракт CD. Выходной сигнал одного multi-DUC можно сложить с выходным сигналом другого multi-DUC, чтобы получить конфигурацию с 4 просуммированными выходами DUC для 1 ЦАП. После квадратурного модулятора установлен компенсирующий фильтр sin(x)/x, за которым следует многодиапазонный блок суммирования (multiband summation block). Многодиапазонный блок суммирования имеет возможность добавлять сигналы от других multi-DUC для получения комбинированного 4-канального DUC, каждый с независимым управлением частотой. Конечным в цепочке является блок задержки выходного сигнала (output delay block) с диапазоном задержки 0–15 отсчетов.

Вход multi-DUC

Каждый multi-DUC может принимать данные с 8 каналов (lane) интерфейса SerDes. Коммутатор (crossbar switch) позволяет менять местами любую пару каналов (lane) интерфейса SerDes. Коммутатор (crossbar switch) управляется полями OCTETPATHx_SEL (x = [0..7]) регистров JESD_CROSSBAR1 и JESD_CROSSBAR2.

Многодиапазонный DUC-конвертер можно сконфигурировать либо как одиночный DUC с одним входом IQ input, либо как сдвоенный DUC с двумя входами IQ, установкой поля DUAL_IQ регистра MULTIDUC_CFG1.

Интерполяционные фильтры

Цифровой повышающий преобразователь частоты (up-converter) вначале увеличивает частоту отсчетов IQ-сигнала от входной частоты отсчетов до конечной частоты отсчетов ЦАП, используя ряд интерполяционных фильтров. Для получения различной конечной частоты отсчётов используется различный набор фильтров, как показано в Таблице 4. Порядок интерполяции выбирается посредством поля INTERP регистра MULTIDUC_CFG1.

КИХ фильтры

Таблица 4. КИХ фильтры, используемые для различной частоты интерполяции

КИХ-фильтры спроектированы с полосой пропускания BW, равной 0,4 x fINPUT, внеполосным затуханием 90 dBc и неравномерностью частотной характеристики <0,001 dB. Комбинированная частотная характеристика для каждого коэффициента интерполяции показана на рисунках 42–49 документа [1].

Цифровой квадратурный модулятор

Каждый DUC-преобразователь в микросхемах DAC38RFxx имеет блоки цифрового квадратурного модулятора (digital quadrature modulator, DQM) с независимыми генераторами, управляемыми цифровым кодом (Numerically Controlled Oscillator, NCO), которые преобразуют сложный входной сигнал в реальный сигнал с гибким расположением в диапазоне от 0 до fDAC/2. Генераторы NCO активируются полями NCOAB_ENA и NCOCD_ENA регистра MULTIDUC_CFG2. Каждый из NCO имеет 48-разрядные регистры установки частоты (FREQ_NCOAB и FREQ_NCOCD) и 16-разрядные регистры установки фазы (PHASE_NCOAB и PHASE_NCOCD), которые генерируют синусный и косинусный сигналы для сложного смешивания. Блок-схема NCO показана на рисунке 8.

Блок-схема NCO

Рис. 8. Блок-схема NCO

Синхронизация генераторов NCO осуществляется сбросом аккумуляторов NCO в ноль. Источник синхронизации выбирается с помощью полей SYNCSEL_NCOAB и SYNCSEL_NCOCD регистра SYNCSEL1. Слово управления частотой из регистров FREQ_NCOAB и FREQ_NCOCD добавляется к значению аккумуляторов каждый период частоты тактирования, fDAC.

Частота и сдвиг фазы для генераторов NCO вычисляются по формулам:

Рассматривая сигналы в каналах как комплексные векторы в форме I + jQ, для сигнала на выходе DQM получим соотношение:

Где t — это время с момента последнего сброса аккумулятора NCO и значения полей MIXERAB_GAIN и MIXERCD_GAIN регистра MULTIDUC_CFG2 могут быть равны 0 или 1.

Максимальная выходная амплитуда DQM достигается, если IIN(t) и QIN(t) имеют одновременно полный размах амплитуды и аргументы функций sin() и cos() равны целым кратным ϖ/4.

При MIXERAB_GAIN или MIXERCD_GAIN = 0 коэффициент передачи DQM равен sqrt(2)/2 или –3 дБ. Потери мощности сигнала в большинстве случаев являются нежелательными, поэтому рекомендуется, чтобы для компенсации использовалась функция усиления на 3 дБ. При MIXERAB_GAIN или MIXERCD_GAIN = 1 коэффициент передачи DQM равен sqrt(2) или +3 дБ, что может привести к ограничению сигнала, если IIN(t) и QIN(t) одновременно имеют полный размах амплитуды, и поэтому должны использоваться с осторожностью.

Смешанные режимы с грубым разрешением и низким энергопотреблением

Дополнительно генератор NCO микросхем DAC38RFxx имеет блок грубого смесителя (coarse mixer), способный сдвигать спектр входного сигнала на фиксированную частоту ±N x fDAC/8. Использование блока грубого смесителя (coarse mixer) вместо полнофункциональных смесителей (full mixer) приведет к уменьшению энергопотребления.

Рассматривая два комплексных канала как комплексные векторы в форме I(t)+jQ(t), выходной сигнал грубого смесителя (coarse mixer) можно представить в виде

Где fCMIX_AB и fCMIX_CD — это фиксированные частоты смешения, выбираемые полями CMIX_AB или CMIX_CD регистра CMIX. Блоки грубых смесителей (coarse mixer) отключаются установкой CMIX_AB и CMIX_CD в 0x0.

Генератор NCO и грубые смесители (coarse mixer) можно активировать независимо, хотя в большинстве случаев это неудобно, поскольку NCO может перекрываться полный рабочий диапазон.

Инверсный Sinc-фильтр

Микросхемы DAC38RFxx имеют 9-каскадный инверсный Sinc-фильтр (INVSINC), который работает на частоте обновления данных ЦАП (fDAC) и может использоваться для сглаживания частотной характеристики выхода УВХ (sample-and-hold). Выход УВХ ЦАП устанавливает выходной ток и удерживает его постоянным для одного периода тактирования ЦАП до тех пор, пока следующий отсчет не приведет к хорошо известному частотному отклику типа sin(x)/x или Sinc(x) (красная линия на рисунке 9). Ответ инверсного sinc-фильтра (синяя линия на рисунке 9) имеет противоположный частотный отклик от 0 до 0,4 x fDAC, что приводит к смешанному ответу (зеленая линия на рисунке 9). В интервале от 0 до 0,4 x fDAC инверсный sinc компенсирует спад частотной характеристики УВХ с ошибкой менее 0,03 дБ.

INVSINC

Рисунок 9. Composite Magnitude Spectrum for INVSINC

Инверсный sinc-фильтр имеет коэффициент передачи > 1 для всех частот. Поэтому, для предотвращения насыщения фильтра, амплитуда входного сигнала INVSINC должна быть уменьшена относительно полного размаха. Необходимый коэффициент ослабления (back-off) зависит от частоты сигнала и выбирается таким образом, чтобы в рабочем диапазоне частот комбинация входного сигнала и ответа фильтра была меньше 1 (0 дБ). Например, если поступающий на вход INVSINC сигнал имеет частоту 0,25 x fDAC, то ответ от INVSINC равен 0,9 дБ, и для предотвращения перегрузки сигнал должен быть ослаблен на 0,9 дБ относительно полного размаха. Важным преимуществом того, что INVSINC имеет положительный коэффициент передачи на всех частотах, является то, что пользователь может оптимизировать ослабление сигнала, основываясь на его частоте.

Инверсные Sinc-фильтры активируются полем ISFIR_ENA регистра MULTIDUC_CFG1.

Блок суммирования для режимов Dual DUC

При использовании режимов Dual DUC выходные сигналы с двух блоков AQM суммируются для формирования смешанного сигнала для выхода ЦАП, конфигурируемого полем OUTSUM_SEL регистра OUTSUM. Входные сигналы для DUC-преобразователей должны быть масштабированы таким образом, чтобы при суммировании амплитуда полученного сигнала не достигала полной шкалы. Это поле можно также сконфигурировать для смешивания сигналов от смежных multi-DUC для получения четырех сигналов от DUC.

Блок защиты усилителя мощности (PA Protection Block, PAP)

В состав DAC38RFxx входит дополнительный блок защиты усилителя мощности (power amplifier protection, PAP) для отслеживания моментов, когда входной сигнал становится слишком большим, например при возникновении ошибок в интерфейсе передачи данных, и уменьшает мощность выходного сигнала ЦАП.

Блок PAP реализует функцию уменьшения входного сигнала, который превышает пороговое значение, с помощью трех основных подблоков: блок генерации сигнала запуска PAP, машина состояний для подстройки коэффициента передачи PAP и блок регулирования коэффициента передачи (GAIN).

Блок PAP отслеживает мощность входного сигнала путем накопления с помощью скользящего окна последних N отсчетов. Значение N выбирается равным 32, 64 или 128 на основании настроек поля PAPAB_SEL_DLY регистра PAP_CFG_AB и поля PAPCD_SEL_DLY регистра PAP_CFG_CD. Усредненная амплитуда входного сигнала вычисляется делением накопленного значения на количество отсчетов в линии задержки (N). Затем результат сравнивается с пороговыми значениями в поле PAPAB_THRESH регистра PAP_CFG_AB и поле PAPCD_THRESH регистра PAP_CFG_CD. Если пороговое значение окажется превышенным, то запускается машина состояний, которая генерирует значение для уменьшения средней амплитуды выходного сигнала ЦАП. После того как входной сигнал возвращается к нормальному значению, машина состояний вновь увеличивает амплитуду выходного сигнала ЦАП.

Машина состояний коэффициента передачи PAP генерирует значение коэффициента передачи, которое применяется к выходному потоку, чтобы уменьшить амплитуду выходного сигнала. Машина состояний используется для ослабления выходного сигнала ЦАП и его возрастания до исходного состояния после снятия сигнала, запускающего подстройку коэффициента усиления.

Нормальным рабочим условием блока PAP является нормальное состояние (NORMAL) на диаграмме, приведенной на рисунке 10. Однако если блок PAP обнаруживает ошибочные условия, то он устанавливает сигнал pap_trig в «1», что вызывает переход из нормального состояния (NORMAL) в состояние ослабления входного сигнала (ATTENUATE).

Машина состояний регулировки

Рис. 10. Машина состояний регулировки коэффициента передачи PAP

В состоянии ослабления ATTENUTATE коэффициент передачи тракта прохождения сигнала может меняться от 1,0 до 0,0 с программируемым шагом, задаваемым значением поля PAPAB_GAIN_STEP регистра PAP_GAIN_AB и поля PAPCD_GAIN_STEP регистра PAP_GAIN_CD. Это значение всегда положительное с десятичным разделителем, расположенным между MSB и MSB-1. Единичному коэффициенту передачи соответствует значение «1000000000». В течение каждого периода тактовой частоты (16 отсчетов) значение PAP_GAIN уменьшается на PAPAB_GAIN_STEP и PAPCD_GAIN_STEP до тех пор, пока коэффициент передачи не уменьшится до 0.

После того как значение PAP_GAIN станет равным 0, машина состояний переходит в состояние ожидания (WAIT). В данном состоянии программируемый счетчик подсчитывает периоды сигнала тактирования, чтобы позволить зафиксироваться значению для pap_trig. Поле PAPAB_WAIT регистра PAP_WAIT_AB и поле PAPCD_WAIT регистра PAP_WAIT_CD используются для выбора количества периодов сигнала тактирования (количество отсчетов = 16 x PAPAB_WAIT или 16 x PAPCD_WAIT) ожидания перед переходом в следующее состояние. После того как значение счетчика ожидания (WAIT counter) станет равным нулю и pap_trig=0, машина состояний переходит в состояние подстройки коэффициента передачи (GAIN). Если значение счетчика ожидания равно 0, а значение pap_trig все ещё равно 1, то машина состояний остается в состоянии ожидания (WAIT) до тех пор, пока не будет выполнено условие pap_trig=0.

Блок подстройки коэффициента передачи (Gain Block)

Блок подстройки коэффициента передачи (GAIN block) обеспечивает дополнительное управление выходным сигналом с помощью поля GAINAB регистра GAINAB и поля GAINCD регистра GAINCD. Аналогично значению PAP_GAIN выходной коэффициент передачи всегда положительный и равен единице, когда значение GAINAB или GAINCD = ”010000000000”.

Чтобы уменьшить энергопотребление, тактирование блока GAIN отключается, когда выключена вся подсистема PAP и GAINAB или GAINCD устанавливается в 1.

Выходное суммирование

Блок OUTSUM позволяет складывать отсчеты от каждого DUC в multi-DUC. Кроме того, он позволяет складывать выходные от смежных multi-DUC. Поле OUTSUM_SEL регистра OUTSUM управляет режимом суммирования для каждого multi-DUC. Функционирование блока можно представить следующим уравнением:

Чтобы предотвратить переполнение, после сложения выполняется операция округления, чтобы вернуть длину слова обратно к 16 битам. Количество округляемых бит зависит от количества добавленных каналов.

Выходная задержка

После выходного суммирования сигнал может быть программным путем задержан на 0…15 тактов DACCLK с помощью поля OUTPUT_DELAY регистра OUTSUM. Блок принимает 16 слов отсчетов (vec16) из обоих трактов A и B и затем сдвигает их в линии задержки длиной 32 бита.

Инвертирование полярности

После выходной задержки сигнал может быть инвертирован с помощью преобразования «дополнение до двух», что позволяет + и – выходам ЦАП меняться местами с помощью установки поля DAC_COMPLEMENT регистра MULTIDUC_CFG1.

Датчик температуры

В состав DAC38RFxx входит блок датчика температуры, который следит за температурой кристалла, измеряя падение напряжения на двух транзисторах. Полученное значение падения напряжения преобразуется в 8-битное цифровое слово с использованием аналого-цифрового преобразователя последовательного приближения (successive approximation analog to digital converter, SAR ADC). Результат масштабируется, ограничивается и форматируется в дополнительное значение, представляющее температуру в градусах Цельсия.

Выборка управляется сигналами SDEN и SCLK последовательного интерфейса. Если датчик температуры активирован записью «0» в поле TSENSE_SLEEP регистра SLEEP_CONFIG, преобразование выполняется каждый раз, когда по последовательному интерфейсу выполняется операция записи или чтения. Данные только считываются и отправляются наружу цифровым блоком, когда данные с датчика температуры считываются в поле TEMPDATA регистра TEMP_PLLVOLT. Преобразование использует первые восемь периодов сигнала последовательного тактирования в качестве сигнала тактирования выборки и преобразования, преобразованные данные появляются по спадающему фронту восьмого такта SCLK. Затем по нарастающему фронту девятого такта SCLK данные выводятся из микросхемы. Для работы датчика температуры не требуется никаких других тактов. В результате датчик температуры остается активным даже в том случае, если микросхема находится в спящем режиме (sleep mode).

Для нормальной работы описанного выше процесса чтение по последовательному порту из регистра TEMP_PLLVOLT должно выполняться с периодом SCLK не менее 1 мкс. Если это условие не удовлетворяется, то точность датчика температуры значительно уменьшается.

Наблюдение за сигналами аварийных состояний

Микросхемы DAC38RFxx имеют гибкую систему наблюдения за сигналами аварийных состояний, которую можно использовать для предупреждения о возможности возникновения неисправности. Доступ ко всем флагам аварийных ситуаций возможен с помощью SIP-регистров и/или посредством выводов ALARM-сигнализации об аварийных состояниях. После установки сигнала аварийной ситуации соответствующий флаг аварийного состояния должен быть сброшен через последовательный интерфейс, чтобы разрешить дальнейшее тестирование.

Функция преобразования ЦАП

Микросхемы DAC38RFxx имеют внутренний широкополосный согласующий трансформатор (balun) с номинальным частотным диапазоном 0,700…3,8 ГГц для преобразования дифференциального сигнала с ядра ЦАП в несимметричный выходной сигнал. Несимметричный выход используется для работы на 50-Ом нагрузку (рис. 11). При размахе выходного тока в 40 мА теоретическая выходная мощность, отдаваемая в 50-Ом нагрузку, составляет +4 дБм. Однако реальная выходная мощность всегда будет меньше теоретически возможной. На рисунке 12 приведена зависимость выходной мощности от частоты.

Заключение

Компания Texas Instruments (TI) является одним из ведущих производителей микросхем сверхвысокоскоростных ЦАП, работающих в гигагерцевом диапазоне преобразования, из года в год предлагая все более совершенные и инновационные решения. Так, семейство ЦАП DAC38RFxx можно по праву назвать прорывным продуктом, который обеспечивает не только высокую скорость преобразования, но и превосходные динамические характеристики при высокой степени интеграции и широком наборе функций. Кроме того, стоит отметить, что данные ИС не требуют оформления лицензии и поставляются на территорию РФ без каких-либо ограничений.

По вопросам применения, заказа образцов и отладочных плат вы можете обратиться в департамент активных компонентов.

 

Литература
  1. DAC38RFxx Dual-Channel, Single-Ended, 14-Bit, 6- and 9-GSPS, RF-Sampling DAC With JESD204B Interface and On-Chip GSM PLL. www.ti.com/lit/pdf/SLASEF4

Добавить комментарий

Ваш e-mail не будет опубликован. Обязательные поля помечены *